Laporan Akhir 1
2. Alat dan Bahan
[Kembali]
3. Rangkaian
[Kembali]
Pada percobaan 1 diberikan kondisi 11 pada rangkaian counter asyncronous 4-bit yang menggunakan JK SR flip-flop dimana sinyal generator hanya dihubungkan ke clock flip flop yang pertama saja. Sinyal clock pada 3 flip-flop lainnya bersumber dari output Q flip-flop sebelumnya. output pada flip-flop pertama (Q0) adalah LSB dan output pada flip-flop terakhir (Q3) adalah MSB. Sehingga rangkaian counter ini dapat menghitung dari 0-15 secara sekuensial. Dimana saat mencapai nilai 15 akan reset kembali ke 0 dan akan terus berulang hingga rangkaian dimatikan.
5. Video Rangkaian [Kembali]
6. Analisa [Kembali]
7. Download File [Kembali]
Komentar
Posting Komentar